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AS4C128M32MD2A-25BIN

Name: Alliance Memory AS4C128M32MD2A-25BIN
Brand: Alliance Memory
SKU: 913-4C12832MD2A25BIN
Price: 76.6 PEN
Availability: InStock

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Mouser N.º:

913-4C12832MD2A25BIN

Fabricante N.º:

AS4C128M32MD2A-25BIN

Fabricante:

Alliance Memory

Descripción:

DRAM LPDDR2, 4G, 128M X 32, 1.2V, 134 BALL BGA, 400MHZ, Industrial TEMP - Tray

Hoja de datos:

AS4C128M32MD2A-25BIN Hoja de datos (PDF)

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	S/76.60	S/76.60
	S/71.04	S/710.40
	S/68.82	S/1,720.50
	S/67.15	S/3,357.50
	S/64.23	S/6,423.00
	S/62.59	S/10,515.12
	S/60.37	S/30,426.48
1,008	Presupuesto

.hidden-for-nojs { display: none; } .pull-right-nojs { justify-content: flex-end; }

Atributo del producto	Valor de atributo	Seleccionar atributo
Fabricante:	Alliance Memory
Categoría de producto:	DRAM
RoHS:
Tipo:	SDRAM Mobile - LPDDR2
Tamaño de memoria:	4 Gbit
Ancho de bus de datos:	32 bit
Frecuencia de reloj máxima:	400 MHz
Paquete / Cubierta:	FBGA-134
Organización:	128 M x 32
Tiempo de acceso:	5.5 ns
Voltaje de alimentación - Mín.:	1.14 V
Voltaje de alimentación - Máx.:	1.95 V
Temperatura de trabajo mínima:	- 40 C
Temperatura de trabajo máxima:	+ 85 C
Serie:	AS4C128M32MD2A-25
Empaquetado:	Tray
Marca:	Alliance Memory
País de ensamblaje:	Not Available
País de difusión:	Not Available
País de origen:	TW
Sensibles a la humedad:	Yes
Estilo de montaje:	SMD/SMT
Tipo de producto:	DRAM
Cantidad de empaque de fábrica:	168
Subcategoría:	Memory & Data Storage
Corriente de suministro - Máx.:	130 mA
Peso de la unidad:	2.191 g

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REACH Declaration (PDF)

CNHTS:: 8542329010
CAHTS:: 8542320020
USHTS:: 8542320036
MXHTS:: 8542320201
ECCN:: EAR99

Low-Power DDR2 SDRAM

Alliance Memory Low-Power DDR2 SDRAM are high-speed CMOS and dynamic-access memory internally configured as an 8-bank device. These DDR2 SDRAM feature 4-bit pre-fetch DDR architecture, programmable READ and WRITE latencies, auto Temperature Compensated Self Refresh (TCSR), and clock stop capability. The DDR2 SDRAM reduces the number of input pins in the system by using a double data rate architecture on the Command/Address (CA) bus. This CA bus transmits address, command, and bank information. These DDR2 SDRAM can achieve high-speed operation by using a double data rate architecture on the DQ (bidirectional/differential data bus) pins.

DDR2 SDRAM

Alliance Memory DDR2 SDRAM is designed to comply with DDR2 SDRAM key features. Features such as posted CAS# with additive latency, Write latency=Read latency -1, and On-Die Termination (ODT). All of the control and address inputs are synchronized with a pair of externally supplied differential clocks. Inputs are latched at the cross point of differential clocks (CK rising and CK# falling). All I/Os are synchronized with a pair of bidirectional strobes (DQS and DQS#) in a source synchronous fashion. The address bus is used to convey row, column, and bank address information in RAS #, CAS# multiplexing style.